Tcl/Tk with VHDL 사용 방법

Question

VHDL과 Tcl/Tk를 처음 사용합니다. 직접 질문 : 저는 Modelsim에서 Tcl/Tk를 사용하는 방법을 알고 싶습니다. Tcl/Tk에서 아무 것도 모른다고 가정 해 보겠습니다.하지만 다음과 같은 VHDL 코드를 사용하면 전체 가산기를 시작할 수 있습니다. Tcl/Tk를 사용하여 무엇을 할 수 있으며 어떤 단계를 거쳐야합니까? 저는 Quartus Prime Standard Edition과 Modelsim을 Altera Cyclone FPGA와 함께 사용하고 있습니다.

LIBRARY ieee; 
USE ieee.std_logic_1164.all; 
USE ieee.std_logic_signed.all; 
ENTITY adder IS 
--H&G are 8 bit inputs 
--M is 8-bit output 

PORT (carryin : IN STD_LOGIC; 
     X,Y : IN STD_LOGIC; 
     S   : OUT STD_LOGIC; 
     carryout: OUT STD_LOGIC); 
END adder; 

ARCHITECTURE Behaviour OF adderk IS 
--SIGNALS ARE VARIABLES THAT WE WILL SIGN OUR OUTPUT VARIABLES TO 
Signal Sum : STD_LOGIC; 
BEGIN 

    Sum <= X XOR B XOR carryin; 
    carryout <= X AND B AND carryin AND (A XOR B); 
    M<=Sum; 
END Behaviour; 

Answer 1

TCL은 ModelSim 환경과 상호 작용하는 또 다른 방법입니다. 마우스로 GUI를 사용하는 대신 TCL을 사용하면 디자인을 시뮬레이션하고 평가할 수있는 스크립트를 유연하게 만들 수 있습니다. 당신이 볼 수있는 here, 나는 당신이 매우 유용 할 것이라고 생각합니다.