링 카운터의 정의되지 않은 출력 테스트 파형

Question

D 플립 플롭을 사용하여 4 비트 링 카운터를 모델링했습니다.

D 플립 플롭은 별도의 파일에 있으며 내 작업 공간에 포함되어 있습니다. D 플립 플롭이 올바르게 작동합니다 (올바른 출력 파형 제공). 여기

library ieee; 
use ieee.std_logic_1164.all; 
use ieee.std_logic_unsigned.all; 

entity ring4counter is 
    port (
     clk: std_logic; 
     output: out std_logic_vector(3 downto 0)); 
end ring4counter; 

architecture ring4counter_arch of ring4counter is 
    component dff 
    port (
     clk: std_logic; 
     d: in std_logic; 
     q: out std_logic; 
     qbar: out std_logic); 
    end component; 

    signal temp:std_logic_vector(3 downto 0):=(others=>'0'); 
begin 
    r1: dff port map(clk, temp(3), temp(0)); 
    r2: dff port map(clk, temp(0), temp(1)); 
    r3: dff port map(clk, temp(1), temp(2)); 
    r4: dff port map(clk, temp(2), temp(3)); 
    output <= temp; 
end ring4counter_arch; 

링 카운터 테스트 벤치 코드 :

library ieee; 
use ieee.std_logic_1164.all; 

entity ring4_tb is end ring4_tb ; 

architecture arch of ring4_tb is 
    component tbc is 
    port (
     clk: std_logic; 
     output: out std_logic_vector(3 downto 0)); 
    end component ; 

    component dff 
    port (
     clk: std_logic; 
     d: in std_logic; 
     q: out std_logic; 
     qbar: out std_logic); 
    end component; 

    constant period : time := 50 ns ; 

    signal clk  : std_logic := '0' ;  
    signal done  : boolean := false ; 
    signal output : std_logic_vector(3 downto 0) ; 

    shared variable cycle : natural := 0 ; 

    signal temp:std_logic_vector(3 downto 0):=(others=>'0'); 

begin 
-- this is the unit under test 
    u1: tbc 
    port map(
     clk => clk, 
     output => output) ; 

    clkprocess: process(done, clk) 
    begin 
    if (not done) then 
     if (clk = '1') then 
     cycle := cycle + 1 ; 
     end if ; 
     clk <= not clk after period/2 ; 
    end if ; 
    end process ; 

    r1: dff port map(clk, temp(3), temp(0)); 
    r2: dff port map(clk, temp(0), temp(1)); 
    r3: dff port map(clk, temp(1), temp(2)); 
    r4: dff port map(clk, temp(2), temp(3)); 
    output <= temp; 

    testbench: process 
    begin 
    wait until (clk = '0') ; 
    temp <= "1000"; 
    wait for period*4 ; 

    done <= true ;  -- force the clock process to shutdown 
    wait ;   -- this waits forever 
    end process ; 
end arch ; 

그러나 '출력'의 파형은 'U'는 모든 비트입니다

이 링 카운터의 부호이다. 어디서 잘못 가고 있습니까?

Answer 1

온도를 "1000"으로 초기화하려고 할 때 테스트 벤치 프로세스에서 플립 플롭은 여전히 ​​임시 신호를 발생 시키므로 효과적으로 버스 경기를 진행할 수 있습니다.

Answer 2

할 일은 D 플립 플롭에 인 에이블 신호를 추가하는 것입니다. 회로를 리셋하려면 인 에이블 신호를 낮추고 온도를 "1000"으로 변경하십시오.

r1: dff port map(clk, temp(3), temp(0), enable); 

process(clk,reset) 
begin 
if(rising_edge(clk)) then 
if(reset='1') then 
    enable='0'; 
    temp <= "1000"; 
else 
    enable <= '1'; 
end if; 
end if; 
end process; 

Answer 3

신호를 설정하려면 링 카운터에서 temp의 초기화를 사용하십시오.

아키텍처 및 합성 도구에 따라 올바르게 합성되지 않을 수 있습니다.

가장 일반적인 목적은 켜기를 제외한 모든 DFF에 재설정 신호를 추가하고 그 신호에 사전 설정 신호를 넣는 것입니다. 그런 다음 DFF를 적절한 값으로 설정하는 시작시 재설정을 주장합니다.

여기에 명시적인 DFF를 사용할 필요가없는 간단한 코드가 있습니다. 또한 temp의 폭을 변경할 수 있으며, 코드는 당신을위한 모든 나머지를 할 것입니다 :

process (clk) 
begin 
    if reset = '1' then 
     temp <= (0=>'1', others => '0'); -- set one bit high, the others low. 
    elsif rising_edge(clk) then 
     -- take the high bit and move it to the low bit. 
     -- Move the other bits left 1 place 
     temp <= temp(temp'high-1 downto 0) & temp(temp'high); 
    end if; 
end process; 

(참고 :! 코드는 단지 메시지에 입력있을 수 있습니다 구문 오타가에)

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BTW, shared variable은 protected 유형이 아닌 한 나쁜 아이디어입니다. 그들은 경쟁 조건을 가질 수 있습니다.