시스템 Verilog의 for-loop 내부에 동시에 어설 션

Question

SystemVerilog의 루핑 구문에서 동시 어설 션이 허용됩니까?

module cover12(input clk, in1,in2, in3); 
    bit mybit; 
    property prop; 
    @(posedge clk) in1 ##1 in2 ##1 in3; 
    endproperty 

    always @(posedge clk) 
    begin 
    for(reg i =0;i<1;i=i+1) 
     if(mybit) 
     begin 
     assert1: assume property(prop); 
     end 
    end 

    endmodule 

Answer 1

SV 2012 표준 429 페이지를 보면 이것이 허용 된 것으로 보입니다. 내 시뮬레이터로 코드를 컴파일하고 작동했습니다.

Answer 2

예. 허용됩니다. 실행은 비 블로킹입니다.