FPGA를 이용한 고속 디자인

Question

FPGA에서 고속 FIR 필터를 설계하고 있습니다. 현재 샘플링 속도는 3600MSPS입니다. 그러나 디바이스가 지원하는 클록은 350MHZ입니다. 다중 인스턴스화 또는 FIR 필터의 병렬 구현과 함께 설계 요구 사항을 충족시키는 방법을 제안하십시오.

또한 병렬 구현

Answer 1

그것은 당신이 제공 한 정보에 따라 질문에 대답하기 어려운 샘플을 전달하는 방법을 제안한다.

내가 묻는 첫 번째 질문은 샘플 속도를 전혀 낮출 수 있습니까? 3600 MSPS가 매우 높습니다. 샘플링 속도는 대역폭을 필요로하는 데이터를 진정으로 지원하는 경우에만 높을 필요가 있습니다.

그런 속도가 정말로 필요하다고 가정하면 높은 샘플링 속도로 실행되는 FIR 필터를 구현하려면 제안 된대로 아키텍처를 병렬화해야합니다. 일반적으로 그러한 구조를 구현하는 것은 매우 쉽습니다. 예시적인 방법은 여기에 도시되어

http://en.wikipedia.org/wiki/Parallel_Processing_%28DSP_implementation%29#Parallel_FIR_Filters

각 클록 사이클은 각각의 필터 부에 평행 한 워드를 전달하고, 조합 된 필터 출력에서 ​​단어를 추출한다.

그러나 FPGA 디자인의 요구 사항과 제약 사항 만 알고 계실 것입니다. 요구 사항에 따라 FIR 필터를 제작해야합니다.