SystemVerilog는 중첩 된 패키지를 지원합니까?

Question

UVM 테스트 벤치에서 사용할 .sv RAL 파일을 생성하는 도구가 있습니다. 문제는이 파일이 레지스터 블록을 패키지로 생성한다는 것입니다. 내 문제는 내 테스트 벤치에 대한 여러 regv 블록을 나타내는 여러 .sv RAL 파일을 가져 오려고합니다.

이렇게하려면 단일 패키지 all_my_regs_pkg.sv을 만들고 '이 패키지에 다른 패키지 포함'을하고 싶습니다. 컴파일 오류가 발생하여 SystemVerilog에 중첩 된 패키지가 지원되지 않는 것처럼 보입니다.

그래서 reg 블록 패키지를 사용하려면 수동으로 가져와야합니까? 나는 수입이있는 파일을 만들고 그것을 포함 할 수 있다고 가정하지만, 이것이 유일한 방법일까요?

Answer 1

SystemVerilog에서는 패키지 선언의 중첩을 허용하지 않습니다. 가장 좋은 방법은 패키지 가져 오기 문의 목록 인 파일을 정의하고 사용자에게 해당 파일 `include이 있어야합니다.

은 패키지 가져 오기를 체인화 할 수있는 SV 기능이지만 다음 패키지에서 가져올 패키지로 가져 오는 심볼을 명시 적으로 export 표시해야합니다. 섹션 참조 26.6 패키지에서 가져온 이름 내보내기 1800-2012 LRM