FPGA와 ASIC 디자인 비교

Question

나는 근본적인 질문이있다. 몇 가지 FPGA 이미지를 일부 미디어 애플리케이션 용으로 제작했고 지금은 성능 측면에서 동일한 알고리즘의 ASIC 구현에 내 결과를 비교하고 싶습니다. & 영역. 나는 사과와 오렌지를 다소 비교했기 때문에 그러한 비교가 이해가 안된다는 말을 들었습니다. 그러나 Gate-equivalence 메트릭에 대해 들어 보았습니다. 비교 이유로 사용할 수 있습니까?

Answer 1

감사 게이트 등가 메트릭은 크기의 순서에서 당신을 얻을 수 있습니다 - 그것은 당신을 위해 충분 있다면? 문제는 4 입력 LUT가 단일 AND 게이트 또는 여러 게이트를 나타내는 복잡한 4 입력 기능을 구현할 수 있다는 것입니다. 또는 (Xilinx 칩에서) 16 비트의 메모리가있는 시프트 레지스터가 될 수 있습니다. 그리고 플립 플롭은 출력에 붙어 있습니다 (부수적 인 제어 신호 등 ... 또 다른 몇 게이트). 또한 블록 메모리 또는 DSP 블록을 사용한 경우 수량을 정하기가 더욱 어려워집니다.

성능과 면적을 비교하고 싶다면 "비용"을 의미합니까? 이 제품은 수백만 대 판매되거나 "단지"수십만 대가 판매되는 잠재적 제품입니까? ASIC NRE가 큽니다!

볼륨에 따라 비용면에서도 FPGA 디자인을 최적화 할 수 있습니다. 예를 들어, 전통적인 방식으로 진행된 이미지 프로세싱 디자인은 비슷한 애플리케이션 성능과 함께 매우 작은 FPGA 사용을 위해 디자인 된 것보다 10 배 더 클 수 있습니다. 당신이하고있는 것을 아는 경우 :

Answer 2

게이트 등가물은 대략적인 추측 일 뿐이며 ASIC에서 영역을 결정하는 데있어 정확한 것은 아닙니다. ASIC에서 디자인이 어떻게 수행 될지 (그리고 비용) 알아내는 방법에는 여러 가지가 있습니다. 아마도 HDL (VHDL 또는 Verilog)을 사용하여 설계를 구현했을 것입니다. Synopsys의 Design Compiler (DC)와 같은 합성 툴에 액세스 할 수있는 경우 제공된 ASIC 공급 업체 라이브러리 중 하나와 함께이를 사용하여 영역을 결정할 수 있습니다. 또한이를 사용하여 시뮬레이션에서 성능을 결정하는 데 사용할 수있는 합성 후 게이트 수준의 넷리스트를 생성 할 수 있습니다. 또한 DC는 성능을 계산하는 데 사용할 수있는 중요한 경로 타이밍 등에 대한 정보도 제공합니다.

그러나 DC는 매우 고가이며 FPGA 공급 업체가 제공하는 도구를 사용하여 HDL 디자인을 합성했을 가능성이 큽니다. ASIC 공급 업체에 접근하여 설계를 분석하여 크기 & 성능을 결정할 수 있습니다 (DC를 사용할 가능성이 높습니다. 사용자는 자신의 HDL을 기꺼이 제공해야합니다). 그들은 당신의 사업을 위해이 일을하는 경향이 있습니다. 그러나 지적 된 바와 같이 ASIC NRE는 매우 비싸므로 대용량 제품을 사용하지 않으면 ASIC으로 디자인을 옮기는 것이 타당하지 않을 수 있습니다.