요구 도움

Question

내가 * 4 VHDL에 RAM (16)에 대한 코드를 작성하려고하고 코드는 다음과 같습니다이오고있다 오류입니다

entity RAM_16_4 is 
Port (clk : in STD_LOGIC; 
     WR : in STD_LOGIC; 
     add : in STD_LOGIC_VECTOR (3 downto 0); 
     Di : in STD_LOGIC_VECTOR (3 downto 0); 
     Do : out STD_LOGIC_VECTOR (3 downto 0)); 
end RAM_16_4; 

architecture Behavioral of RAM_16_4 is 

type RAM is array (15 downto 0) of std_logic_vector (3 downto 0); 
signal int : STD_LOGIC_VECTOR (3 downto 0); 
signal x : STD_LOGIC_VECTOR (3 downto 0); 
begin 

process (clk,WR) 
begin 

if (clk'event and clk='1') then 
if (WR='1') then 
int<= conv_integer (add); 
int<= Di; 
end if; 
x<=add; 
end if; 
end process; 

x<= conv_integer (add); 
Do<= x; 

end Behavioral; 

: INT의 유형은 유형과 호환되지 않습니다 conv_integer의

이 오류를 제거하려면 어떻게해야합니까?

Answer 1

conv_integer은 std_logic_vector을 integer으로 변환합니다. 해당 integer을 std_logic_vector에 할당 할 수 없습니다. add에 int 또는 x을 할당하려는 경우 왜 conv_integer을 사용 하시겠습니까? conv_integer은 사용하지 않아야 비 표준화 된 패키지 std_logic_arith 또는 std_logic_unsigned의 일부임을 유의하시기 바랍니다 : 그들은

더 중요한 것은 ... 모두 같은 유형입니다. 대신 표준 패키지 numeric_std에서 to_integer(unsigned(...))을 사용해야합니다.

FPGA 용 RAM을 구현할 때는 FPGA 제조업체 안내서를 참조해야합니다. Xilinx Synthesis User Guide

-- Single-Port RAM with Asynchronous Read (Distributed RAM) 
-- File: rams_dist.vhd 
library ieee; 
use ieee.std_logic_1164.all; 
use ieee.std_logic_unsigned.all; 

entity rams_dist is 
    port(
     clk : in std_logic; 
     we : in std_logic; 
     a : in std_logic_vector(5 downto 0); 
     di : in std_logic_vector(15 downto 0); 
     do : out std_logic_vector(15 downto 0) 
    ); 
end rams_dist; 

architecture syn of rams_dist is 
    type ram_type is array (63 downto 0) of std_logic_vector(15 downto 0); 
    signal RAM : ram_type; 
begin 
    process(clk) 
    begin 
     if (clk'event and clk = '1') then 
      if (we = '1') then 
       RAM(conv_integer(a)) <= di; 
      end if; 
     end if; 
    end process; 
    do <= RAM(conv_integer(a)); 
end syn; 

에서 예를 들어 ... 음, 쓰레기 .... 자일링스는 또한 잘못된 변환 기능을 사용하고 있습니다. 의 표준화 된 코드에 그것을 다시 보자 (비 표준 라이브러리에서 제공) int``당신의 선언과 호환되지 않는 뭔가를 반환

-- Single-Port RAM with Asynchronous Read (Distributed RAM) 
-- File: rams_dist.vhd 
library ieee; 
use ieee.std_logic_1164.all; 

entity rams_dist is 
    port(
     clk : in std_logic; 
     we : in std_logic; 
     a : in std_logic_vector(5 downto 0); 
     di : in std_logic_vector(15 downto 0); 
     do : out std_logic_vector(15 downto 0) 
    ); 
end rams_dist; 

architecture syn of rams_dist is 
    use ieee.numeric_std.all; 
    type ram_type is array (2**a'length-1 downto 0) of std_logic_vector(di'length-1 downto 0); 
    signal RAM : ram_type := (others => (others => '0')); -- let's initialize it at zeros 
begin 
    ram_proc: process(clk) 
    begin 
     if rising_edge(clk) then 
      if we = '1' then 
       RAM(to_integer(unsigned(a))) <= di; 
      end if; 
     end if; 
    end process; 
    do <= RAM(to_integer(unsigned(a))); 
end syn;