systemverilog에서 매개 변수화 된 형식을 조건부로 지정할 수 있습니까?

Question

systemverilog에서 매개 변수화 된 형식을 조건부로 조정할 수 있습니까?

이

parameter IS_R = 0, 
parameter type id_t = IS_R ? r_t : d_t 

내 보풀이 프로그램이 어떤 아이디어를 좋아하지 않는다 :

내가 좋아하는 뭔가를하고 싶어? 불법입니까?

Answer 1

아니요.이 작업을 수행 할 수 없습니다. SystemVerilog LRM은 유형 매개 변수 (할당 및 동등)가있는 두 가지 작업 만 허용합니다. generate 구조를 사용해도되지만 조건부 형식을 사용하는 코드는 생성 된 블록 내부에 있어야합니다.